用一块入门 FPGA 同时做鼓采样、效果器与 16 轨录音：并行与确定延迟如何压住成本

英文题目：FPGA-Enabled Real-Time Audio Sampling, Processing, and Recording for an Electronic Drum Set

会议身份：conference:dafx:2026:conference-paper-id:DAFx26_demo_70

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会议来源：官方记录 · 官方 PDF

标签：#开源工具 #信号处理 #多通道 #实时处理 #音乐生成

评分：7.3/10 | 创新 1.2/2 | 技术严谨 1.2/1.5 | 实验充分 0.7/1.5 | 清晰度 0.8/1 | 影响力 0.7/1.5 | 开源 1.2/1.5 | 可复现 0.3/0.5 | 工程/实践 1.2/1.5

排名：前50% | 文档类型：系统技术报告

👥 作者与机构

• Matthew Taylor：机构信息未能从会议 PDF 纯文本可靠映射
• Mark Rau：机构信息未能从会议 PDF 纯文本可靠映射

📌 核心摘要

电子鼓需同时完成最高16通道打击乐采样、实时效果处理与多轨录音，输入为打击触发与外部音频，输出为立体声监听与计算机端多轨文件，难点在于通用串行调度难以兼顾确定性低延迟与低成本录音。先从动态随机存取存储器读取16位采样并经多速率上采样与4:1下采样重建48 ksps固定采样率声源，输入为触发请求与变速采样，职责是抗混叠重建，输出为固定采样率音频流。再将该声源流送入可用跳线重排的延迟混响失真滤波与比特破碎五种效果链，输入为前一步声源流，职责是音色塑造，输出为处理后立体声。最后将处理立体声与原始声源共同经32样本以太网分组传输至计算机，输入为FPGA音频包，职责是以比例积分控制器维持半满环形缓冲并驱动FPGA端重采样抑制时钟漂移，输出为PipeWire落盘的多轨音频。与通用处理器串行调度和既有以太网音频传输相比，该设计以现场可编程门阵列硬件并行与确定性时序流水执行采样与效果，并以片上重采样闭环替代恒定速率发送以消除累积欠载过载。在以太网音频子系统延迟评测下，512样本环形缓冲的延迟指标为5.33 ms，高于32样本以太网负载缓冲的延迟指标667 µs。该结论适用边界限于所用开发板与固定效果配置，物理建模合成扩展的资源与稳定性尚未验证，系统硬件成本低于500美元且采样处理通路延迟最大约为1.33 ms。

🔗 开源与复现资源

• 代码相关资源：https://github.com/MatthewATaylor/DigiDrum3000/ — 链接可访问（HTTP 200）
• 第三方资源：https://github.com/sinshu/freeverb — 链接可访问（HTTP 200） 可达状态仅表示本次链接检查结果，不代表许可证、本文权重或运行复现已验证。

🧭 深度解读

输入是什么，目标是什么，这篇解读要交付什么？

本文解读的对象是一套以现场可编程门阵列为核心的电子鼓系统，输入包括电子鼓或控制器发来的乐器数字接口信息、最多 4 路外部平衡音频输入、表情踏板与电位器控制量，以及计算机端发来的参数自动化信息，目标是在一块入门器件上同时完成多路打击乐采样回放、效果处理与多轨录音输出。

解读必须保留的关键信息包括通道划分、采样率与位深、重采样结构、5 种效果的实现要点、以太网录音的时钟漂移处理、资源占用与延迟分解，以及成本与开源条件。输出是一份可核对的方法复述，研究生读后应能说清一个鼓点从触发到发出声音再到被录制经历了哪些模块，每个模块的输入输出是什么，以及复现时需要准备哪些硬件与软件。白话先行：现场可编程门阵列就是可以自己连线的数字电路芯片，英文为 Field Programmable Gate Array，缩写为 FPGA。

确定性延迟指同样的处理路径每次耗时基本固定，不随操作系统调度抖动。后文统一简称 FPGA。本文不做营销式判断，只讲原文实际给出并可验证的安排。

鼓录音的老困难与电子鼓的新路线有何不同？

原声鼓组录音的困难在于鼓和镲数量多，理想情况下需要相近数量的话筒以便后期处理，话筒之间还会互相串音，后期分离并不容易。原文回顾了用少量话筒做鼓源分离的研究方向，并指出已有实时方案需要昂贵硬件。电子鼓路线不需要话筒，从原理上避开了串音，但多轨录音往往只出现在高端音源模块中，另一条研究路线是更准确地还原原声打击乐行为，包括物理建模与实时实现。

原文把自身定位为低成本完整乐器系统，把实时效果、演奏控制与多轨录音集成在一起，并利用 FPGA 的并行能力为未来接入物理建模合成留出空间。相关对照要按同输入同目标来理解：原声多话筒录音解决的是声学拾取问题，电子鼓采样解决的是触发回放与录制问题，两者运行阶段与监督条件不同，不能直接比较音质胜负。

原文还提到此前用 FPGA 实现打击乐物理建模合成器的工作，以及用 FPGA 实现以太网实时音频传输的工作，本文的以太网部分正是在后者基础上增加了抑制时钟漂移的多速率重采样。

系统要同时满足哪几个互相牵制的约束？

这套系统的问题可以表述为在有限硬件预算下同时满足并发路数、实时性、可演奏性与可录制性。并发路数指 10 个鼓与镲采样通道加上 4 个外部音频输入，共 14 个未处理源通道，再加 2 通道处理后立体声，总计十六轨需要同时可用。实时性指从触发到发声再到录音的延迟要足够低且稳定，不能出现操作系统式的抖动。可演奏性指效果顺序与参数要在演出中可调，包括旋钮、跳线、踏板与计算机自动化。

可录制性指十六轨要能稳定送入计算机并被常用音频框架消费。牵制关系在于路数越多则存储带宽与乘法器压力越大，效果越复杂则延迟与资源占用越大，缓冲越大则抗漂移能力越强但延迟也越大。原文的解法是把采样、效果与接口全部放在 FPGA 内并行执行，用动态随机存储器保存长采样，用片上块存储器实现延迟线，用重采样吸收变速回放与时钟漂移，用 3 类控制接口兼顾演出与制作。

一个鼓点从触发到录音走过哪些模块？

先沿一个样本走完全程。假设演奏者敲击鼓垫，控制器发出包含音符编号与力度的乐器数字接口信息，FPGA 内的接收器解析该信息并映射为动态随机存储器中的读取地址，力度用于缩放回放幅度，音高控制决定地址递增速率。

读出的变速率采样先经过多速率重采样变为固定采样率信号，再与外部模数转换读入的信号一起进入音频处理器，处理器按跳线盘选定的顺序施加延迟、混响、失真、低通与比特破碎等效果，输出一路送数模转换器发出声音，另一路与全部未处理源通道一起经以太网发送到计算机。计算机端驱动把收到的音频包写入环形缓冲，再由音频框架读出为可录制音频流，同时用控制器估计缓冲填充偏差并回传采样率微调量，FPGA 端重采样器据此微调发送速率。

下面的框图导读帮助建立全景，先看输入输出颜色与主数据路径，再看控制路径如何汇入音频处理器，不要把控制线误读为音频线。

看图路径： 1. 先从顶部采样载入与 MIDI 接收向下追踪到动态随机存储器控制器与读取器；2. 再看中部可变采样率重采样器如何汇入音频处理器与外部模数输入；3. 最后确认底部数模写出与以太网收发如何同时拿到处理后与未处理信号

论文图 1。原论文 Figure 1：“Block diagram of the FPGA design, with blocks colored to indicate input and output interfaces.”。

该图显示 FPGA 内部以动态随机存储器控制器为枢纽，上方是采样载入与触发读取，中间是重采样与外部音频读入，下方是音频处理器分别通向数模写出与以太网收发，左侧是跳线监视与效果参数控制。输入类模块包括乐器数字接口接收、通用异步收发器接收、音频模数读取、跳线监视与参数采集，输出类模块是音频数模写出，双向模块是以太网收发。复述时应能指出音频主路径与参数控制路径在音频处理器处汇合，而采样载入路径只在启动阶段向动态随机存储器写入，演出阶段主要走读取路径。

采样与变速回放如何变成固定采样率音频？

采样部分先解决长音频存放问题。启动时通过通用异步收发链路把至多约 20 分钟的音频数据写入片外动态随机存储器，本项目实际载入 10 个文件，每个文件对应鼓组中一个鼓或镲的录音。演出时触发信息映射为起始地址，计数器按所需变调决定的速率递增地址，力度对读出幅度做缩放。因为变调改变了读数速率，读出信号是变采样率信号，不能直接送给固定速率的效果链。

原文采用 3 阶法罗结构上采样器做拉格朗日插值，把变速率信号上采样到高倍率，再经 4 比 1 多相下采样回到固定速率，下采样使用凯泽窗五百一十二抽头有限冲激响应滤波器并转为最小相位以降低延迟。原文明确不需要线性相位，理由是本项目不支持音频处理器内的任意混音。时钟方面，以太网发送逻辑、动态随机存储器控制器与其他逻辑分别运行在不同频率，音频样本统一表示为 16 位有符号整数并采用定点运算。

现场可编程门阵列 × 并行音频处理： 现场可编程门阵列负责提供可定制的数字电路结构，并行音频处理负责把多路鼓采样、效果运算和接口收发同时推进，二者搭配的理由是鼓组需要十余路并发且延迟确定，组合后新增的作用是一块入门器件同时承担采样器、效果器与录音接口而不依赖通用处理器分时调度。

理解这部分要抓住存储分工：长采样放在容量大的片外动态随机存储器，短延迟线放在片上块存储器，变速与定速的矛盾由重采样器隔离，触发解析只决定读哪里与读多快，不直接参与音色计算。

五种效果各自用什么计算实现？

音频处理器包含延迟、混响、失真、虚拟模拟低通与比特破碎，顺序由硬件跳线盘选择。延迟用片上块存储器做长度为八千余采样的环形延迟线，并在输入输出各放一个多速率重采样器，用较少存储换取约 700 毫秒的最大延迟时间。混响实现自由混响算法，即每声道 8 个反馈梳状滤波器并联后再串联 4 个全通滤波器，延迟线同样用块存储器实现。失真用有理式近似双曲正切做饱和器，并在超过阈值后过渡到硬削波，整体 4 倍过采样以减轻非线性谐波混叠。

虚拟模拟低通近似四极晶体管梯形滤波器，结构为输入减去反馈后经饱和再串联 4 个 1 阶低通，同样使用上述近似并 4 倍过采样。比特破碎通过硬削波、降低位深与无抗混叠下采样降低保真度。下面的滤波器框图是理解共振形成的关键，先看前向通路再看反馈通路，不要把增益块误读为前向放大。

看图路径： 1. 先看输入端加法环如何把输入与反馈相减形成中间量；2. 再沿双曲正切后四个串联一阶低通看到输出形成过程；3. 最后追踪输出经增益回到输入的共振反馈闭环

论文图 3。原论文 Figure 3：“Block diagram of the resonant low-pass filter design. Each LPF block is a 1-pole low-pass filter.”。

该图显示输入与反馈相减得到中间量，经双曲正切与 4 个串联 1 阶低通得到输出，输出再经系数回到输入相减端，反馈强度决定共振感。复述时应能说清每个方块的输入输出：饱和块处理大幅度摆动，低通块逐级滚降高频，反馈把输出能量送回输入形成峰值。

可变采样率重采样器 × 固定 48 ksps 处理： 可变采样率重采样器负责把变速读出的鼓采样转换为统一时间网格，固定 48 ksps 处理负责给后续效果、数模转换和以太网发送提供公共节拍，搭配理由是变调必然改变读数速率而效果器需要定速率，组合后新增的作用是支持至多正负 2 个八度变调的同时仍能混入外部输入并送出立体声。

双曲正切近似 × 失真与梯形滤波： 双曲正切近似负责用有理式实现软削波的饱和特性，失真与梯形滤波负责分别产生谐波和共振低通音色，搭配理由是两者都需要平滑可微的饱和环节且要在定点与有限乘法器下实现，组合后新增的作用是用同一近似模块支撑两种非线性效果并配合 4 倍过采样抑制混叠。

例子仅为教学：若把同一鼓采样先经过短延迟再进入混响，听感上会先听到重复点再进入扩散尾音，但原文未报告具体参数下的主观评分，例子中的效果强弱不可当作论文结论。

本研究没有训练神经网络，真正的构造过程是什么？

本研究没有神经网络训练阶段，也就没有梯度、损失、优化器、冻结与更新的报告，阅读时不应从效果器名称推定存在学习过程。真正的构造过程是硬件描述语言设计与综合实现：用 SystemVerilog 编写采样、重采样、效果与接口逻辑，用厂商工具链做综合与布局布线，音频全程定点运算，乘法资源紧张处采用分时复用减少数字信号处理块用量。参数控制是另一条构造线：面板电位器与跳线、外部表情踏板经串行外设接口模数采集、以及 Python 脚本把虚拟乐器数字接口控制映射为参数并经通用异步收发器下发，三者都直接改写效果参数而不产生梯度路径。

跳线盘 × 效果参数控制器： 跳线盘负责选择 5 种效果的串联顺序，效果参数控制器负责把电位器、表情踏板与数字音频工作站发来的控制量映射为具体参数，搭配理由是演奏需要即时改变顺序与深度而录音需要自动化复现，组合后新增的作用是同一音频处理器同时支持手动演出控制与计算机端参数自动化。

缺项需要明确指出：原文未报告综合时的时序约束余量细节、定点字长逐模块分配、以及自动化脚本的延迟与抖动，这些是复现控制精度时需要自行补测的验证点，不能从无训练推定系统输出完全确定，因为触发时刻、模拟踏板噪声与时钟漂移仍会引入变化。

硬件、音频格式与录音链路按什么条件搭建？

硬件以入门级开发板为核心，包含 Artix 7 器件、以太网物理层、通用异步收发桥与动态随机存储器，另加两块自制电路板，一块放效果参数控制、跳线与乐器数字接口输入，另一块放 4 通道音频模数、2 通道音频数模与 4 通道踏板采集模数。音频格式统一为 16 位、固定采样率，采样载入经低速串行链路完成，演出回放经变速读取与重采样统一节拍。录音链路用百兆原始以太网包传输，每包载荷为 32 采样音频缓冲，另含前导、地址、长度与校验。

计算机端用 Linux 驱动解析原始包并写入 512 采样环形缓冲，再由 PipeWire 读出为可被其他应用使用的音频流。为抑制两端时钟漂移，软件侧用比例积分控制器瞄准半满填充水平，计算所需的采样率扰动并回传，FPGA 侧重采样器执行微调。评估条件包括开发板资源报告、流水线延迟分解、以太网往返计数，以及在特定处理器上测试不同环形缓冲尺寸下的上溢下溢情况。

成本按开发板加两块电路板统计，代码与电路设计按通用公共许可证开源，第三方混响参考实现另有来源。

资源占用与延迟分解显示了什么主结果？

主结果围绕两个可验证的陈述：资源占用约一半从而留出未来扩展空间，延迟分解显示采样处理链主观可忽略而录音链路延迟主要来自缓冲。总体资源原文报告为查找表三万余、寄存器三万余、数字信号处理块一百余、块存储器一百余，占比分别约 60%、30%、60% 与近 50%。各子系统分解显示混响占用块存储器最多，延迟占用数字信号处理块较多，比特破碎几乎不占专用资源。

采样处理链的最大延迟约为 1 毫秒出头，由动态随机存储器接口、重采样上下采样与 5 个效果逐级累加得到，其中动态随机存储器接口因 8 采样分组缓冲而在低变调极端触发时延最大。乐器数字接口本身每条信息约近 1 毫秒，不可忽略。以太网侧 32 采样载荷贡献约 0.6 毫秒，半满的 512 采样环形缓冲贡献约 5 毫秒，往返通信平均约 0.4 毫秒。

下面的以太网子系统框图把缓冲、控制器与重采样的闭环讲清，先看数据前向路径再看填充反馈，不要把前向音频包与回传扰动包混为同一方向。

看图路径： 1. 先确认图中环形缓冲填充水平作为反馈量的位置；2. 再看该填充水平如何指向比例积分控制器；3. 最后追踪控制器输出的采样率扰动如何回到发送端重采样器

论文图 4。原论文 Figure 4：“Block diagram of the Ethernet audio subsystem.”。

当前可见像素仅保留控制器、填充水平、环形缓冲与音频流部分，完整含义需结合正文归因：环形缓冲填充水平送入比例积分控制器，控制器输出采样率扰动，经以太网回传给 FPGA 端重采样器，前向音频仍从 FPGA 流向计算机。该闭环是理解录音稳定性的关键。

以太网音频接口 × 比例积分控制器： 以太网音频接口负责把 16 轨音频以原始以太网包送往计算机，比例积分控制器负责观测计算机端环形缓冲填充水平并要求现场可编程门阵列微调采样率，搭配理由是两端时钟必然漂移而固定发送速率终将导致上溢或下溢，组合后新增的作用是在不依赖复杂同步协议的前提下维持半满缓冲并消除可闻断续。

判断要分开表述：原文报告在特定处理器上环形缓冲不小于 512 采样时未观察到上溢下溢，这是有限条件下的观测，不是任意主机都成立的保证；采样处理延迟低是直接累加估计，录音总延迟仍以毫秒级缓冲为主，两者不应混为同一延迟数字。

音频格式与时钟条件如何核对才不会张冠李戴？

核对数字时必须同时锁定通道、采样率、位深、聚合对象与实验阶段，数值相同不是同一指标的证据。第二组表回答的问题是系统以什么格式采样、传输与载入，公平条件是同一固定采样率主时钟域，指标方向是格式一致才能互联，表中通道数区分源通道与录制总轨，速率区分音频采样率与逻辑时钟，位深只属于音频样本而不属于时钟。表前交代至此，表中单位保留原文，千分位与小数精度不改写。

表后解释要讲清支持的判断与限制。支持的判断是录制总轨等于未处理源加处理后立体声，采样载入与实时处理的采样率 1 致，发送与处理时钟分开但音频节拍统一。限制是动态随机存储器控制器时钟与上述时钟不同，原文另有说明，复现时不能把逻辑时钟误当作音频采样率，也不能把串行载入速率当作实时吞吐。相对百分比与百分点在此不适用，资源占比另见原文总体报告，跨表相减得出的差值不作为新结论。

哪些对照说明收益与代价不可兼得？

本文不是神经网络消融实验，但有多组可比的工程对照。第一组是缓冲尺寸对照：增大环形缓冲会增加延迟，减小缓冲会降低跟随节点的量子尺寸要求从而增加处理器负担，原文在特定处理器上的测试给出 512 采样的可行分界。第二组是存储与延迟的交换：延迟效果用重采样换存储，用少量块存储器实现长延迟时间的代价是引入额外的重采样延迟与实现复杂度。

第三组是精度与资源的交换：失真与滤波用有理近似与 4 倍过采样换取较低的混叠与可实现性，代价是更多乘法与滤波开销。第四组是相位选择的取舍：下采样滤波器转为最小相位以降低延迟，前提是放弃任意混音所需的线性相位。下表把第一类数字放在同一问题下比较，比较的问题是录音链路延迟主要来自哪里，公平条件是同一十六轨固定采样率链路与同一缓冲策略，指标方向是延迟越小越好但稳定性不能丢。

表前说明至此，表中数字全部来自正文连续原句，单位保留原文写法。

表后解释需要同时讲收益与代价。收益是采样处理整链延迟控制在毫秒量级，使演奏监听不受影响；代价是录音链路为吸收时钟漂移必须保留毫秒级环形缓冲，总录音延迟显著大于演奏延迟。未胜出项也要指出：若把环形缓冲继续缩小，延迟数字会更好看，但原文测试表明过小的缓冲会增加处理器负担并破坏稳定性，因此不能只取最小延迟作为结论。另一边界是触发输入延迟与变调极端情况，低八度与刚错过内部计数器时的最坏延迟才是复现时要按上限设计的值，而不是典型值。

哪些结论尚未验证，哪些误解最容易出现？

需要区分直接报告、有限解释与未验证推测。直接报告的是通道划分、资源数量、延迟分解数字、特定主机上的稳定性观测与成本上限。有限解释的是最小相位滤波器不需要线性相位，原文给出不支持任意混音这一前提，超出该前提则解释不再成立。未验证推测的是未来接入实时物理建模合成的可能性，原文只说资源占用约一半因而可能，尚未给出合成算法的资源与延迟实测，因此只能表述为可能或待验证。

常见误解包括把无训练等同于输出完全确定，实际上触发时刻、踏板模拟噪声与时钟漂移仍是变量；把总体趋势当作每组都成立，例如平均往返延迟不能代表每次往返；把自动传输成功当作听感评价，原文未报告误判率或主观评分，不能承诺音质改善。缺失证据不是技术错误，但复现前应补测定点误差、极端变调下的混叠、长时间漂移下的缓冲行为，以及不同主机与不同负载下的稳定性边界。

复现应先准备什么，再按什么顺序验证？

复现先做信息条件核对：确认开发板型号与外设、两块电路板的模数数模选型、十六轨中十四轨未处理与两轨处理的划分、固定采样率与 16 位样本表示，以及计算机端 Linux 驱动与 PipeWire 的版本。代码状态按资源状态表述：主仓库当前可用，第三方混响参考当前可用，复现应分别记录所用提交版本。第一步先让采样载入链路跑通，验证长时间音频能经串行链路写入并按触发正确读出，再验证变速读取经重采样回到固定节拍。

第二步验证效果链，固定跳线顺序，逐个旁通对比，重点检查饱和近似在大幅度输入下的平滑过渡与过采样是否生效。第三步验证录音闭环，先固定发送速率观察缓冲漂移，再打开比例积分反馈并记录半满附近的填充曲线，最后在目标主机上从大缓冲向小缓冲逐步收紧，记录首次出现欠载过载的边界。

关键超参数与信息条件包括重采样结构、下采样抽头数与最小相位选择、延迟线长度、混响的梳状与全通级数、过采样倍数、包长与环形缓冲长度，以及 3 类控制接口的量程标定。验证过程中保留每次改动的单一变量，避免同时改缓冲与负载导致无法归因。

何时值得尝试这条路线，还需补哪项验证？

当需求是低成本、多轨、延迟确定且需要演出可调时，这条路线值得尝试：鼓组路数固定、效果结构明确、录音轨数明确，用单块 FPGA 并行实现可以避开通用处理器的调度不确定性，同时把硬件成本控制在较低水平。当需求是快速迭代复杂音色或依赖高级开发效率时，需要权衡硬件描述语言的开发时间，原文也提到未来可探索高级综合工具。

复现之后最值得补的验证是长时间演奏下的漂移抑制曲线、不同主机负载下的稳定性矩阵、以及极端变调与大力度下的定点与混叠测量，只有补齐这些才能把单次观测推广为可部署结论。第三组延迟对照表把上述权衡收束为可执行的选择，比较的问题是在给定包长与缓冲策略下总延迟的构成，公平条件与前表一致，指标方向仍是延迟与稳定性的交换。表前交代至此。

表后收束要回答选择问题。主要收益是演奏路径足够快而录音路径足够稳，代价是录音总延迟主要由接收缓冲决定，继续压缩缓冲会以处理器负担为代价。未评测边界包括其他处理器架构、其他负载与其他缓冲尺寸下的行为，原文仅在特定处理器上给出分界，推广前必须重测。总体上，这是一套以可复现工程取舍为核心的系统，读懂取舍比记住单个数字更重要。

📐 原文公式与排版

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⚖️ 评分明细

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